Πώς να δημιουργήσετε ένα απλό πομπό σειριακό UART σε Verilog HDL

Πιο Οικουμενική Δέκτης Ασύγχρονης Transmitter ( UART ) που βρέθηκαν σε απευθείας σύνδεση , είναι πολύ περίπλοκο και δύσκολο να καταλάβει , εδώ θα εξηγήσω κάποια απλή θεωρία , αλλά και τον κωδικό για το πώς να χτίσει ένα. Τα πράγματα που θα χρειαστείτε
Xilinx ISE
Η Εμφάνιση Περισσότερες οδηγίες
Η 1

Πρώτα ας μιλήσουμε για το πώς το έργο πομπούς . Η βασική αρχή είναι να στείλει πολλαπλά bits δεδομένων σε μια ενιαία γραμμή . Σε πομπό μας , αυτά τα δεδομένα είναι παράλληλη , ωστόσο, να μειωθεί ο αριθμός των καλωδίων που απαιτούνται , χρησιμοποιούμε σειριακή επικοινωνία που μετατρέπεται σε παράλληλη στο άκρο λήψης

Τα βασικά πράγματα που χρειαζόμαστε είναι οι εξής : .

1 . Μια διαιρέτη του ρολογιού ( μετρητής μας )

Αυτό είναι μας δίνει τη δυνατότητα να στείλετε δεδομένα σε μια ορισμένη ταχύτητα ( baud ) . Δέκτη μας θα δοκιμάσουν και να το bit δεδομένων από λίγο .

2 . Μια αλλαγή στο μητρώο

Πρέπει να ξέρουμε πόσα bits σε μια στιγμή που μεταδίδουν , μητρώο βάρδιες μας θα έχουν ένα bit εκκίνησης , bit δεδομένων , bit ισοτιμίας ( προαιρετικό ) , τέλος bit .

3 . Ένα διάγραμμα

Πριν γραφής οποιοδήποτε κώδικα , θα πρέπει να σκεφτούμε τι πρέπει να δημιουργήσουμε και ο καλύτερος τρόπος είναι η δημιουργία ενός διάγραμμα κατάστασης του σχεδιασμού μας . Ξέρουμε για ένα πομπό χρειαζόμαστε 2 κράτη, IDLE και ΜΕΤΑΔΟΣΗ . 2

Μετά από ένα διάγραμμα , τώρα μπορούμε να υπολογίσουμε τι πάγκο μας θα είναι . Αυτό γίνεται με τη χρήση : .

Μετρητή = FPGA ρολόι της τιμής της ταχύτητας /baud

Σε αυτό το παράδειγμα μπορώ να χρησιμοποιήσω ένα ρυθμό baud του 9600 , να προβούν σε αντιπροσφορές μου = 5208
Η
3

Τέλος, υπολογίζουμε μητρώο βάρδιες μας και να τελειώσει το γράψιμο κρατική μηχανή μας . Στο δείγμα κώδικα μου, μπορώ να χρησιμοποιήσω ένα bit εκκίνησης , bit ισοτιμίας , 8 bits δεδομένων και τέλος λίγο . Αυτό είναι 11 bits συνολικά .

Δύο εικόνες στο βήμα 2 και 3 μαζί στην ίδια μονάδα ολοκληρώσει τον κωδικό του πομπού μας απαιτούνται για τον προγραμματισμό στο FPGA . Ο κωδικός αυτός θα συνεργαστεί με άλλο FPGA που συνδέονται σε σειρά ή με τα παράθυρα hyperterminal μεταξύ άλλων hardware . Μπορεί να τροποποιούνται εύκολα να συνεργαστεί με πολύ περισσότερο .
Η 4

Τελευταία , έχουμε δημιουργήσει μια διάταξη δοκιμών για να διορθώσετε τυχόν λάθη και να προσομοιώσει το πρόγραμμά μας πριν τον προγραμματισμό του FPGA .

Εδώ ολοκληρώνεται η Transmitter . Παρακαλώ αφήστε σχόλια , αν έχετε απορίες ή αισθάνονται ότι υπάρχει κάτι που λείπει εδώ .
Η
εικόνων